MODELSIM

ModelSim představuje v současnosti průmyslový standard mezi simulátory HDL. Používá se buď samostatně nebo jako součást univerzálního programového souboru FPGA Advantage.

Jedinečnou vlastností ModelSim je možnost vzájemně kombinovat jednotlivé části programu :

• simulace při návrhu klasických ASIC obvodů a programovatelných hradlových polí FPGA
• popis systému pomocí VHDL a/nebo Verilog
• podpora prostředí Windows (98, 2000, XP a NT), UNIX (Solaris a HP-UNIX) a Linux (Red Hat)

Základní vlastnosti

• funkční a časová simulace
• nejrychlejší kompilace a nejvýkonější simulace, nezávislé na platformě a cílové technologii
• jednoduché, uživatelem nastavitelné grafické prostředí s využitím Tcl/Tk
• rychlé a úplné hledání a ladění návrhu v dynamicky propojeném grafickém prostředí bez nutnosti opustit simulátor
• nejúplnější podpora knihoven výrobců klasických ASIC obvodů, programovatelných FPGA součástek, jejich jednoduchá správa a přenositelnost
• chráněné použití a distribuce maker (IP) - při simulaci je zajištěna ochrana jejich zdrojového kódu i vnitřní struktury
• plně podporuje průmyslové standardy IEEE-1076-87 a -93, VITAL 2.2b a VITAL'95, stejně jako IEEE 1364 pro Verilog
• kompletní uživatelská podpora

Konfigurace

ModelSim SE (Special Edition) je základní verze s plnou funkčností pro simulace složitých zákaznických obvodů včetně FPGA jak na stanicích UNIX, tak i na PC. Je součástí konfigurací pro FPGA Advantage for HDL Design.

ModelSim PE (Personal Edition) je cenově příznivější verze obsahující všechny základní funkce pro simulace obvodů FPGA zejména na PC. Je součástí konfigurací pro FPGA Advantage for Personal HDL Design.

Porovnání vlastností obou verzí je v tabulce:

	Vlastnost Popis ModelSim SE ModelSim PE kvalifikace (sign-off) u výrobců ASIC kompletní seznam podporovaných knihoven výrobců ASIC - viz. http://www.model.com/partners/index.html ano ne analyzátor průběhu optimalizací návrhů zrychluje průběh simulace (není k dispozici pro Windows 95/98) ano ne pokrytí kódu analyzuje pokrytí kódu HDL, zlepšuje efektivitu testovacích vektorů ano ne speciální vlastnosti při ladění návrhu kontrola stavu třístavových sběrnic, ustálení logické sítě, počítání přechodů na uzlech sítě, analýza napájení, rozšířená VCD (Value Change Dump), VCD pro VHDL, obnovení kontrolních bodů ano ne Language Neutral Licensing (LNL) LNL umožňuje simulaci ve VHDL nebo Verilog v rámci jedné licence ano ne zrychlené simulace na úrovni hradel (VITAL a Verilog) až 5-násobné zrychlení simulace ano ne přizpůsobení uživatelského prostředí uživatelem nastavitelná menu, tlačítka, aj. ano ne VHDL "C" Interface interface z ModelSim do programových nástrojů jiných firem a/nebo uživatelský "C" kód ano ne podpora modelu Synopsys LMG SmartModels a hardware modeler ano ne HW platformy UNIX (SPARCstation, IBM 6000, HP700) ano ne PC (Windows 98/2000/XP/NT) ano ano Linux (Red Hat) ano ano společné vlastnosti jediné jádro pro oba jazyky ano ano optimalizovaná přímá kompilace ano ano integrované odstraňování chyb ano ano PLI a podpora Standard VCD (Verilog) ano ano SDF 1.0, 2.0, 3.0 ano ano komfortní uživatelské prostředí (drag and drop, integrované editace zdrojového kódu, atd.) ano ano použití scriptů TCL (Tool Command Language) ano ano

Další možné konfigurace :

	ModelSim-VHDL   kompilace, simulace, ladění návrhu ve VHDL ModelSim-Verilog   kompilace, simulace, ladění návrhu ve Verilog ModelSim-LNL(Language Neutral Licensing)   kompilace, simulace, ladění návrhu buď ve VHDL nebo Verilog v rámci jediné licence ModelSim-PLUS   kompilace, simulace, ladění návrhu současně ve VHDL a Verilog ModelSim - Continuum, QuickSim   souběžná simulace HDL a číslicová / smíšená simulace připojením k modulům QuickSim nebo Continuum