POROVNÁNÍ ASIC OBVODŮ

	Typ ASIC obvodu Programovatelné součástky Obvody programované maskami při výrobě CPLD FPGA analogová pole hradlová pole kombinovaná pole standardní buňky a plně zákaznické obvody digitální zapojení ano ano ne ano ano ano analogové zapojení ne ne ano ne ano ano maximální velikost tisíce hradel miliony hradel 20 funkčních bloků statisíce hradel 100 000 hradel + analogové a pasivní prvky statisíce hradel statická spotřeba <100 µA od 3mA 30mA 1 až 50nA na 1 hradlo 1 až 50nA na 1 hradlo 1 až 50nA na 1 hradlo napájení 1,8; 2,5; 3,3 nebo 5V od 1,3V do 5V 5V 1,8 až 5V 0,9 až 3,6V závislé na technologii a návrhu paměť na čipu ne některé typy ano ne ano (ROM i RAM) ne ano (ROM i RAM) reprogramovatelost ano ano ano ne ne ne ekonomicky vhodná výrobní série (1) 1 ks a více 1 ks a více 1 ks a více 10k až 100k ks  50k ks a více 100k ks a více typická doba vývoje obvodu (2) 2 až 12 týdnů 2 až 6 týdnů 2 až 12 týdnů 3 až 6 měsíců  2 až 3 měsíce 4 až 12 měsíců

Poznámky :

(1) Vyrobených obvodů může zákazník zakoupit v podstatě jakékoliv množství, skupina obvodů programovaných maskami při výrobě však vykazuje určité minimální limity a to vzhledem k technologickým operacím, které se s čipy provádějí. V tabulce jsou uvedena pouze orientační množství obvodů, skutečná rentabilní série vychází vždy z přesné kalkulace konkrétního projektu.

(2) Doba vývoje obvodu: lhůta od schválení specifikace obvodu a dodání všech podkladů po odevzdání funkčních vzorků obvodu zákazníkovi. Zde pouze orientační informace - přesné údaje vycházejí opět z posouzení konkrétního projektu.