NÁVRH PRO SNADNOU TESTOVATELNOST
S rostoucí složitostí navrhovaných obvodů a se zvyšujícím se tlakem
na zkrácení procesu návrhu a přípravy seriové výroby vystupuje do
popředí požadavek, aby navrhované obvody bylo možné co nejsnáze
testovat. Dále tu jsou důvody ekonomické: v procesu návrhu i výroby
je žádoucí objevit každou případnou poruchu co nejdříve. Později
nalezená porucha znamená značně zvýšené náklady na její odstranění.
Bez využití metod návrhu pro snadnou testovatelnost (DFT
- Design For Testability) si žádný složitější
návrh nelze představit. Tato disciplína prolíná všemi etapami návrhu
počínaje systémovým návrhem až po testování vyrobených produktů.
Je podstatně lépe propracovaná pro návrh číslicových
obvodů než v případě analogových a
smíšených obvodů.
Naši návrháři úspěšně dokončili řadu rozsáhlých projektů, ve kterých
kombinovali několik dále uvedených metod. Bez jejich použití by návrh
byl těžko odladitelný a obvod obtížně testovatelný. I u velmi složitých
obvodů jsme dosáhli pokrytí poruch nad 93%, poruchy jednodušších obvodů
jsou pokryty z více než 98%.
Zkušenosti s DFT návrhy máme zejména v následujících oblastech :
- vkládání testovací logiky - pozorovací testovací body
- řídící testovací body
- vkládání scanu
- vkládání LBIST
- měření pokrytí testu se zadanýni testovacími vektory
- automatické generování testu pro obecné digitální
návrhy
- automatické generování testu pro digitální návrhy s vloženými
scany
Největší realizovaný projekt :
obvod obsahující cca 4 miliony hradel, použita full scan metodika
Při návrhu integrovaných obvodů používáme pro zvýšení testovatelnosti
následující metody :
 |
 |
heuristické metody
|
zvýšení testovatelnosti obvodu bez použití
systematičtějších (algoritmických) metod
|
 |
systematičtější metody
|
strukturovaný návrh
|
převedení obvodu nebo jeho části na
regulární, dobře testovatelnou strukturu
|
|
|
autonomní testovatelnost
|
úpravy obvodu, které umožní, že obvod
otestuje sám sebe
|
|
|
Boundary Scan
(zápis do rozhraní)
|
zvýšení testovatelnosti osazených desek
plošného spoje
|
|
|
|
 |
Proces úprav systémů pro snadnou testovatelnost probíhá obvykle
takto :
1. ANALÝZA TESTOVATELNOSTI
2. IMPLEMENTACE ZVOLENÉ METODIKY
- "ad hoc", scan, testovací body, BIST
- nejčastěji kombinace několika metod současně
3. NON SCAN NÁVRH
- změření pokrytí s využitím testovacích vektorů získaných ze
simulací (viz návrh)
- zvýšení dosaženého pokrytí aplikací automatického generování
testu (ATPG)
4. SCAN NÁVRH
-
automatické generování testu (ATPG)
- komprese získaných testovacích vektorů
- výběr optimální sady vektorů, pokud existuje více souborů testovacích
vektorů
- vypracování DFT dokumentace
Používané prostředky:
HW - tester řady KAT7000
- analog/digitální tester
- 32 kanálů, možnost rozšíření až na 128
- rychlost testu cca 10 MHz
- 64k paměť testovacích vektorů
- GPIB, RS232
- možnost připojení krokovacího automatu, handleru
SW - vývojové prostředky Mentor Graphics
- DFTAdvisor
- analýza testovatelnosti návrhu, vkládání scanu a testovacích
bodů
- FlexTest
- měření pokrytí a automatické generování testu pro digitální
návrhy (bez scanu i se scanem)
SW - podpůrné prostředky ASICentrum
- SETCOVER - výběr optimální sady vektorů
- převodníky formátu testovacích vektorů, statistiky apod.
Kontakty
|
